74ls74真值表及原理图 74LS74系列引脚图及引脚说明

引言:74LS74是D触发器,功能多,可作双稳态,寄存器,移位寄存器振荡器,单稳态,分频等。D触发器是一个具有记忆功能的,具有两个稳定状态的信息存储器件,是构成多种时序电路的最基本逻辑单元,也是数字逻辑电路中一种重要的单元电路。因此,D触发器在数字系统和计算机中有着广泛的应用。触发器具有两个稳定状态,即”0″和”1″,在一定的外界信号作用下,可以从一个稳定状态翻转到另一个稳定状态。

D触发器有集成触发器和门电路组成的触发器。触发方式有电平触发和边沿触发两种,前者在CP(时钟脉冲)=1时即可触发,后者多在CP的前沿(正跳变0→1)触发。

D触发器的次态取决于触发前D端的状态,即次态=D。因此,它具有置0、置1两种功能。

对于边沿D触发器,由于在CP=1期间电路具有维持阻塞作用,所以在CP=1期间,D端的数据状态变化,不会影响触发器的输出状态。

结构:D触发器(data flip-flop或delay flip-flop)由4个与非门组成,其中G1和G2构成基本RS触发器。电平触发的主从触发器工作时,必须在正跳沿前加入输入信号。如果在CP高电平期间输入端出现干扰信号,那么就有可能使触发器的状态出错。而边沿触发器允许在CP触发沿来到前一瞬间加入输入信号。这样,输入端受干扰的时间大大缩短,受干扰的可能性就降低了。边沿D触发器也称为维持-阻塞边沿D触发器。边沿D触发器可由两个D触发器串联而成,但第一个D触发器的CP需要用非门反向。

74LS74D触发器

 

一、74ls74真值表及原理图

74LS74系列设备包含两个独立的D型正边触发触发器。预设或清除输入的低电平设置或重置输出,而与其他输入的电平无关。当预置和清除不活跃(高)时,D输入中满足设置时间要求的数据被转移到时钟脉冲正向边缘的输出。时钟触发发生在一个电压水平,并不是直接相关的上升时间的时钟脉冲。根据保持时间间隔,D输入处的数据可以在不影响输出处的电平的情况下进行更改。

真值表

 

二、74LS74系列引脚图及引脚说明

引脚图

在ttl电路中,比较典型的d触发电路有74ls74。74ls74是边缘触发数字电路设备,每个设备包括两个相同、独立的边缘触发d触发电路模块。d触发器的次级状态取决于触发前d端的状态,即次级状态=D。因此,它具有置0、置1两种功能。

注意事项:74LS74系列设备包含两个独立的D型正边触发触发器。预设或清除输入的低电平设置或重置输出,而与其他输入的电平无关。当预置和清除不活跃(高)时,D输入中满足设置时间要求的数据被转移到时钟脉冲正向边缘的输出。时钟触发发生在一个电压水平,并不是直接相关的上升时间的时钟脉冲。根据保持时间间隔,D输入处的数据可以在不影响输出处的电平的情况下进行更改。

以上就是本文的全部内容了。